鐵電晶體管(FeFET)具有非易失性數(shù)據(jù)存儲、納秒級的編程/擦除速度、低功耗操作、超長的數(shù)據(jù)保存時間以及與CMOS工藝兼容等優(yōu)點，被認為是未來非易失存儲器應用的候選器件。在5nm技術節(jié)點以下，由于器件柵長(小于18納米)和鐵電薄膜厚度(大約10納米)相近，基于FinFET和水平環(huán)柵晶體管(GAAFET)的FeFET無法進一步微縮，而垂直環(huán)柵晶體管(VGAAFET)不受柵長的約束，同時在3D集成和布線上有明顯優(yōu)勢，具有大幅增加集成度的潛力，因此更適合5納米技術節(jié)點以下的FeFET結構。
中國科學院微電子研究所集成電路先導工藝研發(fā)中心研究員朱慧瓏團隊利用自主研發(fā)的集成工藝，制造出了具有自對準柵極的鐵電垂直環(huán)柵納米晶體管(Fe-VSAFET)，其中包括柵長為40納米，溝道厚度為16納米的納米片和直徑為30納米的納米線兩類器件。該器件具有小于pA級的漏電，大于107的開關比，100ns級的編程/擦除速度和2.3V的最大存儲窗口等優(yōu)異的電學特性，并且制程工藝與主流CMOS兼容。
該成果近日發(fā)表在IEEE Electron Device Letters上(DOI: 10.1109/LED.2021.3126771)。該研究得到中科院戰(zhàn)略性先導科技專項預研項目和微電子所所長基金項目資助。 (原文采集自微電子研究所，如涉及版權問題，請聯(lián)系我們刪除)
